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Arm® Cortex®-M0+概述
Arm® Cortex®-M0+是能效最高的Arm®处理器，可用于存在设计约束的嵌入式应用。它具有最小的硅面积和极少的代码量，从而使开发人员能够以16和8位的价位实现32位性能。处理器的低门数使其能够部署在需要简单功能的应用中。
Cortex®-M0+为Arm® Cortex®-M0带来了附加功能并提升了CPU的性能（2.46 CoreMark®/MHz，相比M0内核的2.33 CoreMark®）。Cortex®-M0+集成了存储器保护单元(MPU)、单周期I/O接口和微跟踪缓存(MTB)。
Arm® Cortex®-M0+内核的关键特征
- Armv6-M架构
- AHB-lite总线接口，冯·诺依曼总线架构，带可选单周期I/O接口
- Thumb/Thumb-2子集指令支持
- 2段流水线
- 可选8区域MPU，带子区域和背景区域
- 不可屏蔽中断 + 1到32个物理中断
- 唤醒中断控制器
- 硬件单周期(32x32)乘法
- 多种休眠模式，带集成式等待中断(WFI)、等待事件(WFE)以及退出时睡眠功能、睡眠和深度睡眠信号
- 根据实现方式提供多种保留模式
- JTAG和串行线调试端口，具有多达4个断点和2个观察点
- 可选微跟踪缓存
Arm Cortex-M0+框图 Arm® Cortex®-M0+ MCU的关键优势
小尺寸内核使其能够用作小设备中的单核心，或在需要特定硬件隔离或任务划分时，用作额外的嵌入式配套内核。
Cortex®-M0+内核不会影响基于I/O、模拟和非易失性存储器的典型MCU的各元件之间的取舍。因此在划分MCU产品组合时，总线大小（8、16或32位）不再相关。
M0+微控制器在入门级应用中广泛使用，并带来了巨大优势。它们满足计算性能要求，其基本架构允许M0+ MCU在开关门数量最少的应用中达到超低功耗性能。Cortex®-M0内核可减少噪声发射，并满足使用最佳时钟速度的性能要求。
内核的动态功率为5到50µW/MHz，取决于所采用的技术。但是，内核并不能代表设备的整体功耗，并且不是要考虑的唯一因素。因此，务必仔细阅读产品数据手册。
Thumb指令集是Cortex-M系列的子集。它可以重复使用任何经验证的Cortex-M产品软件块，以此来简化产品组合的可扩展性。
存储器保护单元(MPU)管理CPU对存储器的访问，确保任务不会意外破坏其他激活任务所使用的存储器或资源。MPU通常由RTOS控制。若程序访问的存储器位置被MPU禁止，则RTOS可检测到它并采取行动。内核可基于执行的进程，动态更新MPU区的设置。MPU为可选，并可以进行旁路。
基于Arm® Cortex®-M0+的微控制器
意法半导体将Arm® Cortex®-M0内核与其独特的专有低功率模拟外设相结合，适用于需要低功率和高性能控制与处理的应用。
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Arm® Cortex®-M0+
Cortex-M处理器最小的尺寸和最低的功率要求
