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Arm® Cortex®-M0+ in a nutshell
Arm® Cortex®-M0+是能效最高的Arm®处理器，适用于有设计限制的嵌入式应用。它是占板面积最小、代码量最少的产品之一，让开发者能够在16位和8位价位实现32位性能。该处理器的栅极数较少，适合部署在需要简单功能的应用中。
Cortex®-M0+在Arm® Cortex®-M0的基础上引入了更多功能，同时提高了CPU的性能（2.46 CoreMark®/MHz ，相比之下，M0内核的CoreMark®为2.33）。Cortex®-M0+集成了存储器保护单元 (MPU)、单周期I/O接口和微跟踪缓冲器 (MTB)。
Arm® Cortex®-M0+内核的主要特性
- Armv6-M架构
- 总线接口AHB-lite，冯-诺依曼总线架构，可选单周期I/O接口
- 支持Thumb/Thumb-2子集指令
- 2级流水线
- 可选8个区域MPU，包括子区域和背景区域
- 不可屏蔽中断 + 1至32个物理中断
- 唤醒中断控制器
- 硬件单周期 (32x32) 乘法
- 多种睡眠模式，包括集成的等待中断 (WFI) 和等待事件 (WFE)，以及退出睡眠功能、睡眠和深度睡眠信号
- 根据执行情况，提供了几种保留模式
- JTAG和串行线调试端口，最多4个断点和2个观察点
- 可选微型跟踪缓冲器
Arm Cortex-M0+框图 Arm® Cortex®-M0+ MCU的主要优点
该内核尺寸小巧，不仅能在小型器件中用作单个内核，还能在需要特定硬件隔离或任务分区时用作额外的嵌入式配套内核。
Cortex®-M0+内核不会影响在基于I/O、模拟和非易失性存储器的典型MCU架构元素之间进行权衡。因此，在划分MCU产品组合时，总线大小（8、16或32位）已不再重要。
M0+微控制器使用广泛，在入门级应用中极具优势。它们能满足计算性能要求，其基本架构使M0+ MCU在需要尽量减少开关栅极数量的应用中实现超低功耗性能。Cortex®-M0+内核减少了噪声辐射，并以最佳时钟速度满足性能要求。
该内核的动态功率范围为5 µW/MHz到50 µW/MHz，具体取决于所采用的技术。不过，内核本身并不代表器件的整体功耗，也不是唯一需要考虑的因素。因此，仔细阅读产品数据手册非常重要。
Thumb指令集是Cortex-M系列的一个子集。它通过为任何Cortex-M产品重复使用经过验证的软件模块，提高了产品组合的可扩展性。
存储器保护单元 (MPU) 管理CPU对存储器的访问，确保任务不会意外损坏存储器或其他活动任务使用的资源。MPU通常由RTOS控制。若程序访问的存储器位置被MPU禁止，则RTOS可检测到它并采取行动。内核可基于要执行的进程动态更新MPU区域设置。MPU是可选项，可以绕过。
基于Arm® Cortex®-M0+的微控制器
意法半导体将Arm® Cortex®-M0+内核与其独特的专有低功耗模拟外设相结合，非常适合需要低功耗以及高性能控制和处理的应用。
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